Skalowalne projekty VLSI w zaawansowanych węzłach technologicznych poniżej 7nm

We współczesnych projektach ASIC zarządzanie przeciążeniem obszarów połączeń (zagęszczeniem) jest kluczowym wyzwaniem, gdy technologia przechodzi do coraz bardziej zaawansowanych węzłów (7nm, 5nm itd.) w celu uzyskania niezawodnych i energooszczędnych układów VLSI. Przeciążenie występuje, gdy w zlokalizowanych obszarach występuje nadmierna gęstość rozmieszczenia komórek lub wysokie zapotrzebowanie na trasowanie, co prowadzi do blokad routingu, zwiększenia długości połączeń i trudności w domknięciu timingu. Aby temu zaradzić, planowanie rozmieszczenia bloku (floorplanning) uwzględniające zagęszczenie okazało się kluczową strategią, biorącą pod uwagę wstępny plan układu na początku cyklu projektowego w odniesieniu do zasobów routingu i rozmieszczenia. Niniejsza praca skupia się na skalowalnych metodach floorplanningu uwzględniających zagęszczenie, dostosowanych do projektowania układów ASIC w zaawansowanych węzłach technologicznych. Badane są techniki takie jak optymalizacja rozmieszczenia makr/bloków, dystrybucja wolnej przestrzeni, wczesna szacunkowa ocena zagęszczenia oraz planowanie dostępu do pinów w celu redukcji punktów zapalnych. Dzięki integracji analizy zagęszczenia na etapie floorplanningu, projektanci mogą zmniejszyć złożoność routingu, zminimalizować iteracje projektowe i poprawić ogólną jakość wyników (QoR). Podejście to gwarantuje, że projekty VLSI są skalowalne i routowalne, zapewniając realizację celów wydajnościowych i produkcyjnych na poziomie głębokiego podm