Verilog HDL für KI-Hardware

Das rasante Wachstum der künstlichen Intelligenz (KI), künstlicher neuronaler Netze (ANN) und tiefer neuronaler Netze (DNN) hat zu einer starken Nachfrage nach leistungsstarken, stromsparenden und effizienten Hardwarebeschleunigern geführt. Moderne Anwendungen mit neuronalen Netzen beinhalten eine große Anzahl von Rechenoperationen, wobei die Multiplikations-Akkumulations-Einheit (MAC-Einheit) eine entscheidende Rolle bei der Durchführung von Multiplikations- und Akkumulationsprozessen spielt. Da MAC-Operationen den Großteil der Berechnungen in neuronalen Netzen ausmachen, führt die Optimierung der MAC-Architektur direkt zu einer Verbesserung der Gesamtleistung von KI-Beschleunigern. Dieses Buch stellt den Entwurf und die FPGA-Implementierung einer schnellen und flächeneffizienten pipelinierten MAC-Architektur zur Beschleunigung neuronaler Netze unter Verwendung von Verilog HDL vor. Die vorgeschlagene Architektur integriert einen Vedic-Multiplikator zur schnellen parallelen Erzeugung von Teilprodukten sowie einen auf einem Binary-to-Excess-1-Konverter (BEC) basierenden Square-Root-Carry-Select-Adder (SQRT-CSLA) für eine effiziente Akkumulation. Diese Arbeit richtet sich an Studierende, Forscher, FPGA-Entwickler und VLSI-Fachleute, die an der Entwicklung effizienter Hardwarelösungen für KI- und Deep-Learning-Anwendungen der nächsten Generation interessiert sind.