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L’impilamento 3D dei dispositivi logici e di memoria è essenziale per mantenere valida la legge di Moore. Nell’integrazione 3D, i dispositivi di memoria possono essere impilati sopra i processori. L’architettura di memoria 3D basata su TSV consente il riutilizzo dei die logici con più livelli di memoria. La memoria 3D convenzionale soffre di overhead in termini di velocità, potenza e rendimento a causa del grande carico parassita del TSV e delle variazioni PVT tra i livelli. Al fine di superare queste limitazioni, questo documento introduce il progetto fisico di un’architettura semi master-slave (SMS) di SRAM 3D che fornisce un’interfaccia logica-SRAM a carico costante tra vari livelli impilati e un’elevata tolleranza alle variazioni PVT tra i livelli. Lo schema SMS è combinato con un TSV differenziale auto-temporizzato (STDT) che impiega uno schema di tracciamento del carico TSV per ottenere una piccola oscillazione di tensione TSV per sopprimere i sovraccarichi di potenza e velocità della comunicazione del segnale TSV cross-layer derivanti da grandi carichi parassiti TSV nei progetti UMCP con livelli impilati scalabili e IO ampio. Ciò fornisce una piattaforma di capacità di memoria universale.
