Jagandeep Kaur / Nisha Charaya / Swarnalika Nagi
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Der FIR-Filter (Finite Impulse Response) ist eine grundlegende Komponente, die in der digitalen Signalverarbeitung eingesetzt wird. Der Multiplizierer ist eine der Schlüsselkomponenten, die in (FIR) verwendet werden, aber aufgrund der großen Anzahl von Multiplikationen wird seine Hardware komplex. Das Design von Hochgeschwindigkeits-Multiplizierern mit geringer Leistung wird durchgeführt, um die Laufzeit und die Verlustleistung eines Verarbeitungssystems zu verringern. Die Wahl der genauen Technik und deren Umsetzung machen einen großen Unterschied bei der Verlustleistung. Um die Geschwindigkeit zu erhöhen, wurden viele Änderungen am bestehenden Stand-Alone-Algorithmus vorgenommen. Das bestehende Design von Multiplizierern, die auf der Spurious Power Suppression Technique (SPST) basieren, wurde modifiziert, um die Verlustleistung zu reduzieren und die Geschwindigkeit zu erhöhen. Unerwünschte Schaltvorgänge können durch diese Technik beseitigt werden. Um dies zu erreichen, gibt es zwei Möglichkeiten, eine Vorberechnungseinheit zu entwerfen, nämlich durch die Verwendung von Registern und durch die Verwendung von UND-Gattern. Der Entwurf eines SPST-basierten Multiplizierers wurde auf Xilinx 14.7 unter Verwendung von Verilog HDL implementiert. Experimentelle Ergebnisse zeigen, dass ein SPST-basierter Multiplizierer eine Geschwindigkeitssteigerung von ~45 % und eine Reduzierung der Verlustleistung von ~35 % erreicht. Dieser vorgeschlagene Multiplizierer wurde in einem FIR-Filter.
