Mohd Ziauddin Jahangir / P Chandra Shekar
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Tutti i PLL digitali sono considerati una sostituzione efficace grazie all’elevata immunità dei circuiti digitali alle variazioni di PVT. Tuttavia, gli ADPLL soffrono del problema della bassa risoluzione e dell’elevato jitter/rumore di fase, oltre ai problemi fondamentali legati alle complesse procedure di progettazione. Attraverso le ricerche in letteratura e le verifiche sperimentali, è emerso che gli ADPLL esistenti presentano ancora alcuni problemi legati alla risoluzione e al jitter/rumore di fase che devono essere affrontati. Allo stesso modo, è emersa una carenza nei modelli utilizzati per descrivere gli ADPLL. A questo proposito, è stata effettuata un’ampia classificazione delle architetture ADPLL esistenti. Alcune delle architetture presenti in letteratura sono state esaminate criticamente mediante riprogettazione e verifica di simulazione a vari livelli di progettazione con un’ampia gamma di strumenti di simulazione/emulazione. È stata effettuata un’analisi comparativa e sono state identificate criticamente le carenze di ciascuna architettura. Sono stati proposti e verificati con la simulazione metodi per migliorare la risoluzione e il rumore di fase.
